L'autre jour, Kioxia (ex-Toshiba Memory) a annoncé que la BiCS9 allait bientôt être fabriquée en volume. C'était l'occasion pour le fabricant de parler à nouveau un peu de cette nouvelle génération, qui se démarque beaucoup de la concurrence. Pourquoi ? Alors que Samsung et Micron (et Kioxia quand même aussi dans une certaine mesure) misent ces derniers temps plutôt sur une augmentation agressive du nombre de couches, Kioxia a essayé autre chose avec la nouvelle BiCS9. Ces derniers temps, l'entreprise tend plutôt à se concentrer sur des solutions plus rapides à élaborer et à commercialiser, et plus rentables.
Ainsi, résultat de cette initiative, la BiCS9 se distingue par une architecture hybride basée sur la technologie CBA (CMOS directly Bonded to Array). Cette technique consiste à fabriquer la partie logique et les cellules de mémoire sur des wafers différents, puis d'assembler le tout en une seule pièce. Une approche qui permet donc à Kioxia de mélanger et d'assortir la NAND de son choix avec une interface moderne. Dans le cas présent, une BiCS5, peu dense, mais mature, a été associée à une interface Toggle DDR 6.0 (attention, ça n'a rien à voir avec la DDR6) pour créer la BiCS9, qui ne compte en fin de compte "que" 120 couches !
Malgré ce pas en arrière apparent, sur le papier, la BiCS9 apportera tout de même des évolutions notables en matière de performance par rapport à la génération précédente. Enfin, du fait d'une technologie en partie plus mature, le cout de la BiCS9 devrait rester contenu, permettant au passage une meilleure rentabilité.
En fait, il faut avant tout considérer la BiCS9 comme une étape transitoire, permettant à Kioxia d'affiner sa technologie et le processus de fabrication en vue d'une BiCS10 plus ambitieuse, plus performante, mais aussi plus complexe. (Source : Kioxia)
| KIOXIA | Couches |
Type |
Nouveautés | Performances | Gains divers |
|---|---|---|---|---|---|
| BiCS6 |
162 couches |
TLC et QLC | CMOS Circuit-under-Array (CuA) 4 niveaux d'opération |
Interface NAND @1,6 - 2,0 Gb/s 2,4 x plus rapide en écriture vs BiCS5 Latence de lecture : - 10 % Vitesse des I/O : + 66 % |
Bits par wafer : + 70 % Surface du die : - 40 % Réduction des couts par bit |
| BiCS7 | Initialement prévu avec 200 couches environ, la conception a été annulée pour passer directement à la BiCS8, avec un plus grand saut architectural. | ||||
| BiCS8 | 218 couches | TLC et QLC | CMOS Directly Bonded to Array (CBA) Cellules plus petites |
Interface NAND @3,2 Gb/s 60 % plus rapide que la BiCS6 Latence en écriture : - 20 % |
Densité en bit : + 50 % Record de densité pour la version QLC au lancement |
| BiCS9 | 120 couches | TLC seulement | Architecture CBA hybride réutilisant la NAND BiCS5 | Interface Toggle DDR 6.0 @3,6 - 4,8 Gb/s Vitesse d'écriture : + 61 % Débit de lecture : + 12 % Efficacité énergétique lecture/écriture : + 27 / + 36 % |
Densité en bit : + 8 % |
| BiCS10 | 332 couches | TLC et QLC | Évolution de l'architecture CBA Optimisation des surfaces Nouvelle interface avec protocole SCA (Separate Command/Address) Optimisation énergétique avec PI-LTT |
Interface NAND Toggle DDR 6.0 @4,8 Gb/s Vitesse des I/O : + 33 % vs BiCS8 Consommation des I/O réduite de 10 % (entrée) et 34 % (sortie) |
Densité en bit : + 59 % Puces QLC 2 Tb (probablement) |
